岗位职责
一、后端设计流程与基础设施“从0到1”搭建
（一）全流程架构：从零搭建完整的后端物理实现流程，涵盖数据准备、布局规划(Floorplan)、布局布线(Place & Route)、时钟树综合(CTS)、物理验证(DRC/LVS)、RC抽取与时序Signoff的全链路。
（二）工艺库与脚本框架：负责先进工艺PDK、标准单元库、Memory Compiler的评估与部署，建立后端流程的统一运行脚本框架（Tcl/Python），确保高效迭代与版本可控。
（三）物理Signoff标准制定：建立DRC/LVS/ERC/Antenna的检查规则与Signoff标准；制定IR-Drop/EM（电迁移）的分析标准与修复策略，确保芯片长期可靠性。
（四）方法论沉淀：撰写后端设计指导书（Physical Design Guide）与Runbook，将个人经验固化为团队可复用的技术资产。
二、芯片顶层规划与物理实现
（一）负责芯片级Floorplan规划，包括芯片尺寸估算、宏单元（硬核/内存）排布、电源网络（Power Grid）规划、IO/Bump/RDL规划。
（二）独立完成从网表到GDSII的全流程后端实现，在先进工艺节点下解决低电压、高密度带来的物理实现挑战。
三、时序收敛与物理Signoff
（一）负责全芯片的静态时序分析（STA），完成setup/hold/transition等各项检查与ECO修复。
（二）执行DRC/LVS、IR-Drop/EM分析与修复，确保芯片满足Tapeout标准。
四、团队技术赋能与规范制定
（一）制定后端设计规范与评审Checklist，为后续加入的团队成员提供标准化的作业流程。
（二）向团队传授先进工艺下的DFM（可制造性设计）、良率提升及低电压Variation处理经验。
五、跨团队协同
（一）与中端设计团队协同，提前介入综合与布图规划阶段；与封装团队协同完成芯片-封装协同设计优化。
任职要求
一、工作经验
（一）8年及以上数字芯片后端物理设计经验，拥有至少3颗大规模芯片（>1000万门级）在12nm及以下工艺的成功流片及量产经验。
二、流程建设能力（核心）
（一）具备从零搭建后端物理实现流程的实际经验，熟悉先进工艺（12nm/7nm/5nm）下的物理设计挑战与应对方案；能够独立完成全套物理设计脚本框架的架构设计。
三、专业技能
（一）精通Synopsys或Cadence后端实现套件（ICC2/Innovus, PrimeTime/Tempus, Calibre等）。
（二）物理签收：精通DRC/LVS规则及ERC检查，具备独立解决复杂物理违例的能力；熟悉IR-Drop/EM分析与优化。
四、加分项
（一）有高性能CPU/DSP/NPU后端实现经验；熟悉3D-IC/Chiplet封装；有超低功耗设计（Multi-Voltage/Power Gating）实现经验。
应聘方式
有意申请者请将个人简历发送至邮箱cx_hire@sisi.edu.cn。简历及邮件主题请以“应聘岗位名称+姓名”方式命名。