主要职责
一、架构与微架构设计
1. 参与高速接口IP（PCIe、Ethernet等）Controller的架构定义和规格制定。
2. 负责模块级微架构设计，撰写详细的设计文档，完成设计方案的评审。
二、RTL设计与实现
1. 负责高速接口控制器核心模块的RTL编码，包括但不限于：
（1）PCIe Controller：事务层（TL）、数据链路层（DLL）、物理层接口（PIPE/PCS）等模块设计。
（2）Ethernet Controller：MAC层、PCS/PMA接口、流量控制、协议包处理等模块设计。
（3）通用模块：DMA引擎、中断控制器、寄存器配置接口（APB/AHB/AXI）、缓存管理等。
2. 编写高质量、可综合、可重用的Verilog/SystemVerilog RTL代码，满足时序、功耗和面积（PPA）目标。
三、验证与调试
1. 与验证团队紧密配合，制定验证计划，参与测试用例的Review及覆盖率分析。
2. 协助完成FPGA原型验证，参与芯片Bring-up及实验室调试，定位并解决协议兼容性及性能问题。
四、系统集成与支持
1. 负责IP的集成与交付，提供清晰的IP使用文档和集成指南。
2. 支持SoC团队完成系统级集成、综合、时序收敛及后端实现。
3. 参与链路层与物理层（PHY）的接口对接，协同完成系统级联调。
任职要求
一、基本要求
1. 电子工程、微电子、计算机科学及相关专业硕士或本科学历。
2. 5年以上 数字IC设计经验，具备多次成功流片及IP交付经验。
二、核心技术专长（必备）
1. 精通Verilog/SystemVerilog RTL编码，具备扎实的数字电路基础（时序分析、流水线设计、跨时钟域处理、异步接口设计等）。
2. 深入理解以下一种或多种高速接口协议：
（1）PCIe：熟悉PCIe协议栈（事务层、数据链路层、物理层），有PCIe Controller设计或集成经验（Gen3/Gen4/Gen5尤佳）。
（2）Ethernet：熟悉以太网协议（IEEE 802.3），有Ethernet MAC/Controller设计经验（10G/25G/40G/100G尤佳）。
3. 熟悉AMBA总线协议（AXI/AHB/APB）及DMA数据通路设计。
三、专业技能
1. 熟练使用EDA工具（VCS、NC-Sim、Design Compiler、PrimeTime、Formality等）。
2. 熟悉FPGA验证流程，具备FPGA原型验证及调试经验。
3. 熟悉Tcl/Perl/Python等脚本语言，能够独立搭建自动化流程。
4. 具备基本的时序约束和综合优化能力，理解物理设计流程。
四、软技能
1. 优秀的分析和问题解决能力。
2. 良好的沟通能力和团队协作精神。
3. 高度的责任心，能够在项目压力下保持高效工作。
4. 具备良好的英文阅读和技术文档撰写能力。
五、优先考虑条件
1. 具有PCIe Gen4/Gen5或100G Ethernet Controller完整设计交付经验者。
2. 熟悉PCS层设计（如8b/10b编码、64b/66b编码、FEC、RS-FEC等）者。
3. 具有链路层与PHY层（如SerDes、PMA）接口联调和系统集成经验者。
4. 熟悉高速接口相关的低功耗设计技术（如ASPM、L1/L2电源管理）者。
5. 熟悉ARM架构及SoC系统集成流程者。
应聘方式
有意申请者请将个人简历发送至邮箱cx_hire@sisi.edu.cn。简历及邮件主题请以“应聘岗位名称+姓名”方式命名。