主要职责
一、SoC芯片级顶层集成（核心职责）
（一）顶层RTL集成
1. 负责AI训练/推理芯片的顶层RTL集成，包括多核ARM/RISC-V处理器集群、大规模AI计算阵列（NPU）、高带宽存储子系统（HBM/GDDR）、高速接口（PCIe/CXL/以太网/USB）及其他通用IP模块的整合与互联。
2. 设计并实现芯片级时钟/复位网络，包括PLL/DLL集成、时钟分频与门控、复位发生器及多域时钟管理方案。
3. 负责芯片级管脚规划、高速接口IO复用方案设计、Padring设计及ESD方案集成。
4. 完成系统级地址映射（Memory Map）、中断路由方案及调试接口（JTAG/HSDP）等系统基础架构的RTL实现。
（二）总线互联与数据流设计
1. 基于ARM CHI/ACE或AXI协议，完成芯片级总线拓扑设计（包括NIC/NoC的配置与集成），确保片上数据搬运效率满足AI训练/推理的极端带宽需求。
2. 设计与实现DMA数据通路、高性能数据搬移引擎及共享缓存管理逻辑。
3. 进行系统级数据流分析，优化关键路径的延迟与带宽。
（三）低功耗设计实现
1. 编写和维护UPF/CPF功耗意图定义，完成多电压域、多电源域的设计与验证。
2. 设计与实现DVFS（动态电压频率调整）相关的硬件控制逻辑。
3. 负责Power Gating、Clock Gating、Memory Retention等低功耗特性的RTL实现与验证。
二、前端设计流程与签核
（一）综合与时序收敛
1. 撰写和维护芯片级/模块级综合约束（SDC），使用Synopsys DC或Cadence Genus完成RTL综合，并对综合网表进行质量检查。
2. 使用PrimeTime进行静态时序分析（STA），与后端团队协同完成时序收敛，确保芯片满足目标频率要求。
3. 完成形式验证（Formal Verification），确保综合前后、ECO前后的网表一致性。
（二）设计质量保证
1. 负责Lint（语法规则检查）、CDC（跨时钟域检查）、RDC（复位域交叉检查）等设计质量检查，确保交付质量。
2. 完成DFT（可测性设计）相关的前端支持，包括扫描链插入、BIST（内建自测试）、边界扫描等，与DFT团队协同完成测试方案。
3. 负责芯片级预/后仿真环境的搭建与调试，确保功能正确性。
（三）功耗分析与优化
1. 使用功耗分析工具（如PowerArtist、PTPX）进行RTL级/网表级功耗估算与分析。
2. 基于功耗分析结果，主导前端层面的功耗优化方案实施。
三、系统验证与调试支持
1. 与验证团队紧密配合，参与验证计划制定、测试用例Review及覆盖率分析，协助解决模块级/系统级验证中发现的问题。
2. 参与FPGA原型验证及硬件加速仿真（Emulation），支持芯片Bring-up及实验室调试。
3. 与软件/固件团队协同，完成系统初始化、Boot流程及驱动的硬件调试支持。
四、跨团队协同
1. 与架构团队密切沟通，确保架构规格准确转化为RTL实现，并对架构决策提供前端设计层面的反馈。
2. 与后端物理设计团队紧密协作，完成时序收敛、布局优化、IR-drop分析及功耗签核。
3. 与封装/板级团队协同，确保SoC管脚分配与封装方案、PCB布局的最优匹配。
任职要求
一、基本要求
1. 电子工程、微电子、计算机科学及相关专业硕士或本科学历。
2. 6年以上 数字IC前端设计经验，具备多颗大型SoC芯片成功流片经验。
二、核心技能（必备）
1. 芯片级集成： 具备大规模SoC芯片顶层集成经验（包括多核处理器集群、高带宽存储接口、高速IO、大规模计算阵列等复杂IP的整合）。
2. 总线协议： 深入理解AMBA总线协议（AXI/AHB/APB/ACE/CHI），具备复杂总线拓扑（NIC/NoC）的配置、调试及性能优化经验。
3. 低功耗设计： 深入掌握UPF/CPF低功耗设计流程，具备多电压域、DVFS、Power Gating/Clock Gating等低功耗特性的实际设计与验证经验。
4. 综合与STA： 熟练使用Synopsys DC或Cadence Genus进行综合，熟悉PrimeTime STA流程，能够独立完成时序分析与收敛。
5. 设计质量： 熟练掌握Lint、CDC、RDC等设计质量检查工具及方法论。
6. 时钟/复位方案： 具备芯片级时钟/复位网络设计经验，熟悉PLL集成、时钟分频与门控方案。
7. RTL编码： 精通Verilog/SystemVerilog RTL编码，具备扎实的数字电路设计基础。
三、专业技能与工具
1. EDA工具： 熟练使用VCS/NC-Sim、Design Compiler/Genus、PrimeTime、Formality/Conformal、SpyGlass、PowerArtist/PTPX等主流EDA工具。
2. 脚本语言： 精通Tcl/Perl/Python/Makefile等脚本，能够独立搭建和优化设计流程。
3. 版本管理： 熟悉Git/SVN等版本管理工具及团队协作流程。
4. FPGA/Emulation验证： 具备FPGA原型验证及硬件加速仿真（Emulation）经验者优先。
四、软技能
1. 优秀的系统级思维与问题分析能力，能在性能、功耗、面积等多维约束下做出最优设计决策。
2. 良好的沟通能力和跨团队协作精神，能够在大型复杂项目中推动多方协同。
3. 高度的责任心和自驱力，能够主导复杂设计任务并推动团队前进。
4. 具备良好的英文阅读和技术文档撰写能力。
应聘方式
有意申请者请将个人简历发送至邮箱cx_hire@sisi.edu.cn。简历及邮件主题请以“应聘岗位名称+姓名”方式命名。