主要职责：
一、芯片架构定义与规划
（一）架构需求分析
1. 深入理解AI大模型（Transformer及衍生架构）的计算模式与访存特性，将算法需求转化为芯片架构规格。
2. 分析目标应用场景（训练/推理、云端/边缘端）的算力、带宽、延迟和功耗需求，制定架构目标。
3. 跟踪AI算法演进趋势，确保芯片架构的前瞻性和可扩展性。
（二）芯片级架构设计
1. 主导AI算力芯片的整体架构定义，包括计算核心（NPU/GPU）、存储层次（HBM/GDDR/片上SRAM）、互联网络（NoC/总线）及高速IO（PCIe/CXL/以太网）的拓扑设计与规格制定。
2. 定义芯片级算力目标（TOPS/TFLOPS）、存储带宽目标及片间互联方案。
3. 负责系统级存储架构设计，包括多级缓存层次结构、共享缓存容量分配、缓存一致性协议选择及片上SRAM布局规划。
二、PPA建模与架构探索
（一）性能建模
1. 使用C/C++、SystemC或Python搭建芯片级性能模型（Performance Model），对典型AI工作负载（如GPT类大模型训练/推理）进行指令级/周期级仿真。
2. 识别系统性能瓶颈（计算瓶颈/存储瓶颈/通信瓶颈），指导架构优化方向。
（二）PPA权衡与优化
1. 建立PPA（性能、功耗、面积）协同优化方法论，在不同架构方案之间进行数据驱动的对比分析与决策。
2. 完成关键子系统的微架构探索（Micro-architecture Exploration），包括计算阵列规模、缓存容量与分块策略、NoC拓扑与路由算法等。
3. 探索先进的存内计算、近存计算、稀疏计算等新兴架构技术，评估其对AI大模型场景的适用性与收益。
（三）架构规格化
1. 撰写详细的芯片架构规格书（Architecture Specification），包括指令集架构（ISA）、微架构设计文档、性能模型及架构决策记录。
2. 与前端设计团队协同，确保架构规格准确转化为RTL实现。
三、关键子系统架构设计
（一）AI计算阵列架构
1. 设计面向大模型训练/推理的计算核心（NPU/GPU）微架构，包括矩阵乘加阵列（Systolic Array/PE Array）、向量计算单元、标量处理器及数据流调度机制。
2. 优化计算阵列的数据复用策略，降低片外带宽压力，提升计算能效。
3. 定义支持大模型并行训练（数据并行/模型并行/流水线并行）的硬件加速机制。
（二）存储与带宽架构
1. 设计高带宽存储子系统架构，包括HBM2e/HBM3/GDDR6控制器的系统级集成方案、PHY接口对接及带宽/延迟优化。
2. 定义片内SRAM的容量规划、分区策略及与计算阵列的数据搬运机制。
3. 设计存储一致性模型及缓存管理策略，减少数据搬移开销。
（三）片上互联架构
1. 设计高带宽、低延迟的片上互联网络（NoC/总线）架构，完成数据流与控制流的路径规划。
2. 选择合适的NoC拓扑（Mesh/Torus/Folded Clos等）与路由算法，确保多核/多Tile架构下的扩展性与公平性。
3. 定义片间互联方案（如CXL/CCIX、以太网），支持多芯片系统的可扩展性。
（四）系统基础架构
1. 定义芯片级时钟/复位/电源管理架构，包括多域时钟规划、DVFS策略、Power Gating/电压域划分等。
2. 参与安全启动、系统初始化及调试架构的规格定义。
四、技术领导与跨团队协同
1. 与产品、算法、软件团队紧密协同，确保芯片架构设计紧密贴合AI大模型的实际业务需求。
2. 指导并带领前端设计团队完成架构方案的RTL实现，主导技术评审（Architecture Review/Design Review），把控设计质量与进度。
3. 与后端物理设计团队协作，确保架构方案在物理实现层面的可行性。
4. 参与芯片Bring-up及实验室性能调优，基于硅后测试数据验证架构决策并迭代优化。
任职要求：
一、基本要求
1. 电子工程、微电子、计算机科学及相关专业硕士或博士学历。
2. 8年以上 芯片架构设计或高端数字IC设计经验，具备多颗大型SoC/AI加速芯片成功流片经验。
二、核心技术专长（必备）
（一）AI芯片架构
1. 深刻理解AI加速器（NPU/GPU/TPU）的常见架构范式（如Systolic Array、PE Array、数据流架构等）。
2. 熟悉AI大模型（Transformer）的计算模式和访存特性，了解主流大模型的算子分布与瓶颈所在。
3. 具备AI计算核心微架构设计经验，理解矩阵乘加、向量计算、数据复用策略等关键设计空间。
（二）存储与带宽架构
1. 深入理解存储层次与缓存一致性协议（如ACE/CHI），具备多级缓存层次结构设计与容量规划经验。
2. 熟悉高带宽存储接口（HBM2e/HBM3/GDDR6）的系统级架构与性能调优。
3. 理解近存计算、存内处理（PIM）等新兴技术及其在AI场景的应用潜力。
（三）片上互联架构
1. 深入理解NoC/总线互联架构（如Arm CMN、Arteris FlexNoC等），具备高带宽、低延迟片上网络的设计与配置经验。
2. 熟悉片间互联协议（PCIe/CXL/CCIX、以太网），具备多芯片系统扩展的架构设计经验。
（四）PPA建模与分析方法论
1. 熟练使用C/C++、SystemC或Python搭建性能模型，具备数据驱动的架构探索与决策能力。
2. 具备功耗估算与面积估算方法学经验（如使用PowerArtist、RTL功耗分析工具等）。
3. 熟悉AI典型工作负载（GPT类）的Profile分析与瓶颈识别方法。
三、专业技能与工具
1. 架构建模工具： 熟练使用C/C++、SystemC、Python等语言进行性能建模与数据分析。
2. 芯片设计理解： 理解RTL设计流程、综合、STA及物理设计的基本方法论，能与前端/后端团队有效沟通。
3. 脚本语言： 精通Python/Tcl/Perl等脚本，能够高效完成数据分析与流程自动化。
4. AI框架理解： 了解PyTorch/TensorFlow等主流AI框架及底层算子行为者优先。
四、软技能
1. 卓越的系统级思维与抽象建模能力，能够在复杂的多约束空间中做出最优架构决策。
2. 优秀的技术领导力与沟通能力，能够跨团队（算法、软件、设计、验证、后端）推动决策与执行。
3. 高度的责任心和自驱力，能够主动追踪AI与芯片技术前沿并快速学习。
4. 具备优秀的英文阅读和技术文档撰写能力。
五、优先考虑条件
1. 具有GPT类大模型训练/推理芯片架构设计经验者。
2. 具有16核以上复杂多核SoC或大规模AI芯片（>1000mm²）架构设计与流片经验者。
3. 具有NoC（片上网络）从架构探索到芯片实现的全流程经验者。
4. 具有HBM3/GDDR6等高带宽存储接口在大型AI芯片中的完整架构设计与调优经验者。
5. 具有CXL/CCIX多芯片互联架构设计经验者。
6. 具有先进制程（5nm/3nm）芯片架构设计经验者。
7. 在顶级会议（ISSCC、Hot Chips、ISCA、MICRO等）有AI芯片相关论文或架构方案发表者。
应聘方式
有意申请者请将个人简历发送至邮箱cx_hire@sisi.edu.cn。简历及邮件主题请以“应聘岗位名称+姓名”方式命名。